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（設計・PDK技術部）アナログ IP（PLL）

年収：800万 ～ 1500万

ヘッドハンター案件

部署・役職名 （設計・PDK技術部）アナログ IP（PLL）
職種
業種
勤務地
仕事内容 Chip設計サポートとして、ChipオーナーとIPベンダー間の仕様調整や、IP開発時の仕様取りまとめを担当して頂きます。テストChip設計時におけるIP受け入れ検証、DFTや特性評価に関するアドバイサー役も期待しております。
応募資格

【必須（MUST）】

専門性： PLL

経験： PLL IP導入経験、PLL IP評価経験
（10GHz以上のPLL回路の開発経験または、自社IP開発に対する意欲があれば尚可）

語学力： TOEIC 600 以上、もしくは同等程度
大卒以上の実務・研究等の経験者（3年以上）または大学院（博士課程）修了以上
※修了見込含む

リモートワーク

可

「可」と表示されている場合でも、「在宅に限る」「一定期間のみ」など、条件は求人によって異なります
受動喫煙対策

その他

「就業場所が屋外である」、「就業場所によって対策内容が異なる」、「対策内容は採用時までに通知する」 などの場合がその他となります。面接時に詳しい内容をご確認ください
更新日 2024/01/17
求人番号 3220248

採用企業情報

この求人の取り扱い担当者

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