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Physical Design Engineer(ASIC/SoC Place & Route)

年収:800万 ~ 1200万

ヘッドハンター案件

部署・役職名 Physical Design Engineer(ASIC/SoC Place & Route)
職種
業種
勤務地
仕事内容 ■Perform the following:
・Chip/Block level floorplan,
・Clock tree synthesis,
・ Place & Route,
・RC extraction,
・STA, timing closure,
・IR/EM analysis and fix,
・DRC/LVS/ERC analysis and fix,
・Tape-out sign off.
■Customer on-site support.
応募資格

【必須(MUST)】

・ Bachelor/Master’s degree in Electrical Engineering or Computer Science.
・5-15 years Netlist (or RTL)-GDS physical implementation experience.
・Language: Proficiency in English is basic requirement.
・In depth knowledge of major EDA tools/design flows.
・Experience with TSMC N16 or below technology.
・Experience in block level implementation, chip integration and signoff.
・Experience in Perl/TCL language programming.
・Proven record in multi-million gate design production tapeouts

更新日 2019/10/28
求人番号 1158286

採用企業情報

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