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Physical Design Engineer

年収:800万 ~ 1200万

ヘッドハンター案件

部署・役職名 Physical Design Engineer
職種
業種
勤務地
仕事内容 Physical Design Engineer (ASIC/SoC Place & Route)
Responsibilities:
Perform the following:
o Chip/Block level floorplan,
o Clock tree synthesis,
o Place & Route,
o RC extraction,
o STA, timing closure,
o IR/EM analysis and fix,
o DRC/LVS/ERC analysis and fix,
o Tape-out sign off.
Customer on-site support.
応募資格

【必須(MUST)】

o Bachelor/Master’s degree in Electrical Engineering or Computer Science.
5-15 years Netlist (or RTL)-GDS physical implementation experience.
Language: Proficiency in English is basic requirement. Proficiency in Chinese is a plus.
In depth knowledge of major EDA tools/design flows.
Experience with below technology.
Experience in block level implementation, chip integration and signoff.
Experience in Perl/TCL language programming.
Proven record in multi-million gate design production tapeouts.
Experience in any of the following is a plus:
o FinFet Design
o Low-power implementation methodology.
o Advanced timing signoff methodology.
o Independently complete Netlist-GDS P&R, signoff task.
Personal Attributes:
o Aggressive in learning and problem-solving.
o Good communication skill and a good team player.
o Strong project ownership and commitment.
o Self-motivated and can work independently.

更新日 2019/10/26
求人番号 1158054

採用企業情報

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